- FPGA測試方案
- FPGA測試已經(jīng)成為業(yè)界關(guān)注的焦點
- 測試工具的選擇和應(yīng)用
- 邏輯分析儀和MSO混合示波器是FPGA的主要外部測試工具
- 通過示波器進行眼圖和抖動測試
大容量、高速率和低功耗已成為FPGA的發(fā)展重點。
嵌入式邏輯分析工具無法滿足通用性要求，外部測試工具可以把FPGA內(nèi)部信號與實際電路聯(lián)合起來觀察系統(tǒng)真實運行情況。
隨著FPGA技術(shù)的發(fā)展，大容量、高速率和低功耗已經(jīng)成為FPGA的發(fā)展重點，也對FPGA測試提出了新的需求。本文根據(jù)FPGA的發(fā)展趨勢，討論了FPGA測試面臨的挑戰(zhàn)，并提出了基于測試儀表的FPGA測試方案。
FPGA處于高速發(fā)展期
FPGA技術(shù)正處于高速發(fā)展時期。目前其產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)擴展到通信、消費電子、汽車電子、工業(yè)控制、測試測量等各個領(lǐng)域。從長遠(yuǎn)來看，F(xiàn)PGA的發(fā)展呈如下趨勢：
第一，更大容量。容量是FPGA最基本的技術(shù)參數(shù)，也是市場發(fā)展的焦點。每次新工藝芯片的發(fā)布，都意味著芯片容量的增加，也都會為FPGA拓展新的應(yīng)用領(lǐng)域。因此，無論是哪個FPGA廠家，哪種類型的產(chǎn)品，都在瞄準(zhǔn)這個方向而努力。
第二，更高速度。隨著多媒體技術(shù)的廣泛應(yīng)用，當(dāng)今大多數(shù)系統(tǒng)的瓶頸是數(shù)據(jù)引起的I/O帶寬問題。為了進一步推廣FPGA的應(yīng)用，當(dāng)今流行的FPGA都可以提供各種高速總線。而為了解決高速數(shù)據(jù)傳輸?shù)膯栴}，F(xiàn)PGA通過集成SerDes提供高速串行I/O，為各種不同標(biāo)準(zhǔn)的高速傳輸提供極大的靈活性。
第三，更強的動態(tài)可編程能力。隨著FPGA的廣泛應(yīng)用，F(xiàn)PGA平臺漸漸成為部分系統(tǒng)的核心。而隨著系統(tǒng)日益復(fù)雜和性能進一步提高，不斷縮短的產(chǎn)品生命周期和上市時間，不斷完善的協(xié)議標(biāo)準(zhǔn)，以及不斷提出的平臺優(yōu)化需求，都需要FPGA具有更強的動態(tài)編程能力。
第四，低功耗。功耗已經(jīng)成為所有電子產(chǎn)品無法回避的主要問題。對于FPGA而言，功耗也是其無法取代專業(yè)ASIC的一個主要原因。這也直接決定了所有以電池供電的手持式應(yīng)用都基本無法直接使用FPGA，如智能手機、平板電腦等主流消費電子類產(chǎn)品。
FPGA測試成業(yè)界重點
相比于FPGA芯片的飛速發(fā)展，對于FPGA的測試已經(jīng)越來越成為業(yè)界的重點和難點。簡單而言，對FPGA測試的挑戰(zhàn)主要在如下幾個方面：
第一，F(xiàn)PGA功能的不確定性。FPGA電路結(jié)構(gòu)與一般ASIC電路不同，在沒有進行編程下載配置前，F(xiàn)PGA的功能是不確定的。這也是為什么FPGA無法完全采用ASIC測試方案的原因。要完成FPGA的測試需要對FPGA進行編程，使芯片實現(xiàn)相應(yīng)的邏輯功能，并在I/O上施加相應(yīng)的測試向量，再通過相應(yīng)工具判斷其響應(yīng)是否正確。因此，采用何種測試電路、何種測試方案及測試向量，如何利用測試工具使編程次數(shù)和編程速度最少，是短時間內(nèi)完成FPGA測試的主要問題。
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第二，測試工具的選擇和應(yīng)用。嵌入式邏輯分析工具和外部測量工具是很多客戶的選擇。簡單而言：嵌入式邏輯分析工具一般由FPGA廠家自行提供，其優(yōu)點在于價格便宜，但卻無法具有測試所需的通用性要求。而且從分析方式、存儲能力等角度來看，嵌入式邏輯分析工具都弱于通用性更強的外部測試工具。而對于外部測試工具而言，除了可以提供更好的通用性，也可以把FPGA內(nèi)部信號與實際電路聯(lián)合起來觀察系統(tǒng)真實運行的情況。當(dāng)然，外部測試工具價格比較昂貴，也可以用于其他電路系統(tǒng)測試需求。
第三，高速信號的信號完整性和時鐘抖動分析。隨著FPGA工藝的發(fā)展，F(xiàn)PGA的I/O信號速率越來越高。對于高速I/O信號的完整性分析，我們希望得到最精確的特性，也希望能夠?qū)ε及l(fā)的錯誤信號進行快速有效的捕捉和獲取。在此基礎(chǔ)上，高靈敏度的檢測工具也是保證高速信號完整性必不可少的手段。另外，利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心。在實際使用過程中，由于參考時鐘穩(wěn)定性、內(nèi)部PLL、并串轉(zhuǎn)換和高速輸出緩存以及硬件電路本身的噪聲都會引起時鐘抖動。因此對時鐘的測試也是FPGA非常重要的部分。
基于外部測試工具提供方案
測試儀表廠商主要提供基于外部測試工具的測試解決方案，可以滿足如高速信號的完整性及系統(tǒng)時鐘抖動的相關(guān)測試需求，此時使用的主要測試儀表為示波器。
對信號進行高保真測試，對于示波器而言，需要高性能的射頻前端以保證檢測信號的靈敏度及優(yōu)異的本底噪聲。此外，相比于傳統(tǒng)模式通過交錯技術(shù)由多個ADC實現(xiàn)的高采樣率系統(tǒng)，單核高采樣率ADC可以保證最小的信號失真和提高測試的動態(tài)范圍，并且進一步提升測試的有效比特位以達(dá)到信號完整性分析的目的。
對高速串行信號和時鐘進行測試和驗證，最基本的工具是通過示波器進行眼圖和抖動測試。因為眼圖能夠非常直觀的反映一條被測信號路徑上的整體信號質(zhì)量問題。
使用示波器對高速信號進行測試，帶寬是其最基本的需求。根據(jù)信號的傳輸速率和上升時間，盡量選擇高帶寬的示波器，這樣測試結(jié)果才能保留足夠多的諧波分量，構(gòu)建高精度的眼圖測試結(jié)果。通過示波器進行眼圖和抖動測試時，采集的數(shù)據(jù)量的大小非常關(guān)鍵，高速內(nèi)存不僅決定了測試樣本數(shù)目的多少，也決定了示波器能夠測試的抖動的頻率范圍。
除示波器外，對于多路被測信號而言，邏輯分析儀和MSO混合示波器也是FPGA的主要外部測試工具，其工作原理與示波器基本一致。而相應(yīng)工具包的使用，也可以大大提高外部測試的準(zhǔn)確性和工作效率。
FPGA測試已經(jīng)成為業(yè)界關(guān)注的焦點，基于外部測試工具，目前R&S的RTO已經(jīng)可以提供高速信號完整性分析及抖動測試方案，以滿足客戶的測試需求。
