【導(dǎo)讀】隨著光芯片傳輸速率的提高，傳統(tǒng)的RC提取工具是否已經(jīng)達(dá)到了瓶頸？面對(duì)多種工藝，更小的互聯(lián)尺寸，如何才能實(shí)現(xiàn)寄生參數(shù)的精確提取？有沒(méi)有一種低迭代，智能的無(wú)源建模方法？
01 光芯片市場(chǎng)概況
得益于三大下游市場(chǎng)（電信、數(shù)據(jù)中心、消費(fèi)電子）需求的持續(xù)井噴，2021年光芯片市場(chǎng)規(guī)模將爆發(fā)式增長(zhǎng)，達(dá)到25億美元。從細(xì)分市場(chǎng)份額來(lái)看，電信占60%，數(shù)據(jù)中心占30%，消費(fèi)電子占10%。
光芯片行業(yè)，具有極高的技術(shù)壁壘和復(fù)雜的工藝流程。因此，光芯片在光器件／光模塊中成本占比較大。對(duì)于高速光模塊（>25Gbps），芯片的成本占比約為60％左右。相較于電芯片，目前光芯片市場(chǎng)規(guī)模較小，主要采用垂直一體化的IDM運(yùn)營(yíng)模式。但伴隨VCSEL芯片的消費(fèi)電子市場(chǎng)打開(kāi)，將逐步興起設(shè)計(jì)公司+專(zhuān)業(yè)代工的模式。
02 光芯片電磁仿真的挑戰(zhàn)
1.更高的數(shù)據(jù)傳輸速率
當(dāng)前主流的光芯片接口速率為單通道56Gbps，業(yè)界最先進(jìn)的可達(dá)到112Gbps，相信隨著工藝的進(jìn)步和終端用戶(hù)對(duì)數(shù)據(jù)吞吐的進(jìn)一步需求，速率會(huì)更高。從無(wú)源參數(shù)提取的角度，這是個(gè)寬頻的應(yīng)用，最高的頻率已經(jīng)達(dá)到毫米波。在如此復(fù)雜的電磁環(huán)境下，寄生參數(shù)的特性具有頻變的特性，同時(shí)為了滿(mǎn)足仿真精度必須要包含空間的電磁耦合。這些需求給電磁仿真器提出了更高的要求。
2.版圖規(guī)模極大地增加
光芯片的集成度越來(lái)越高，都在往SOC的方向去實(shí)現(xiàn)。根據(jù)我們實(shí)際項(xiàng)目的經(jīng)驗(yàn)，四通道光芯片版圖的尺寸為1至2平方毫米，隨著通道數(shù)增多，則版圖尺寸會(huì)進(jìn)一步的增大。除了必要的電感和互聯(lián)外，版圖還包括了大量的高密度電容結(jié)構(gòu)，這些結(jié)構(gòu)將仿真的規(guī)模提高了一個(gè)數(shù)量級(jí)。在端口方面，普通版圖的電磁仿真通常需要50個(gè)左右的端口，而光芯片需要應(yīng)對(duì)的端口數(shù)量翻了幾倍，最高甚至可以達(dá)到500個(gè)，這使得設(shè)計(jì)者在有限的硬件資源下很難快速得到精確的仿真數(shù)據(jù)。
3.復(fù)雜的多工藝場(chǎng)景
光芯片設(shè)計(jì)需要充分利用不同工藝的優(yōu)勢(shì)，來(lái)提高電路的性能。目前主流的工藝包括CMOS 和SiGe Bi-CMOS。CMOS 工藝是低功耗設(shè)計(jì)首要的選擇，但它的噪聲性能相對(duì)較差，跨阻增益和帶寬指標(biāo)也劣于 SiGe 工藝。SiGe BiCMOS 高于 CMOS 的優(yōu)異性能使得設(shè)計(jì)具有高性能的高速電路成為可能，同時(shí)它還將功耗限制在可接受的水平。對(duì)于電磁提取來(lái)說(shuō)，需要針對(duì)不同工藝下的襯底結(jié)構(gòu)、金屬層次等進(jìn)行有針對(duì)性的建模，才能更好的對(duì)信號(hào)損耗進(jìn)行模擬。
綜上所述，在光芯片設(shè)計(jì)中我們將面對(duì)“更高的數(shù)據(jù)傳輸速率、版圖規(guī)模極大增加及復(fù)雜的多工藝場(chǎng)景”等諸多挑戰(zhàn)。接下來(lái)，我們將為您介紹芯和光芯片電磁仿真EDA解決方案是如何一步步解決上述難題的。
03 芯和光芯片電磁仿真EDA解決方案
光通信芯片設(shè)計(jì)一般指的是如下紅色虛線范圍內(nèi)的模塊設(shè)計(jì)，包括TIA/EQ/CDR/Driver。本文我們介紹的解決方案希望能幫助設(shè)計(jì)師針對(duì)所有這些模塊進(jìn)行高效的無(wú)源結(jié)構(gòu)提取、建模和優(yōu)化。
圖1 芯和EDA光芯片設(shè)計(jì)方案
1.無(wú)源結(jié)構(gòu)快速提取
我們提供了一種基于Cadence Virtuoso設(shè)計(jì)平臺(tái)的提取工具IRIS，并通過(guò)了代工廠在CMOS/ SiGe工藝上的嚴(yán)格認(rèn)證。IRIS結(jié)合3D全波求解技術(shù)，滿(mǎn)足從DC到毫米波段的提取精度要求。使用者可以靈活運(yùn)用多線程/多核技術(shù)、MPI多機(jī)處理將復(fù)雜的仿真問(wèn)題分片化，提高仿真的效率。
圖2 快速的電磁提取方案-IRIS
2.無(wú)源結(jié)構(gòu)高效建模
我們提供了基于神經(jīng)網(wǎng)絡(luò)算法的無(wú)源器件定制平臺(tái)iModeler。它內(nèi)建了多套面向光芯片設(shè)計(jì)的電感模板。使用者利用模板內(nèi)的多種輔助選項(xiàng)，可輕松實(shí)現(xiàn)電感的多項(xiàng)指標(biāo)優(yōu)化。
圖3 一站式建模流程-iModeler
04驗(yàn)證對(duì)比
運(yùn)用以上的解決方案，我們針對(duì)CTLE模塊中的小電感進(jìn)行了實(shí)測(cè)對(duì)比，發(fā)現(xiàn)IRIS的結(jié)果在DC-300G整個(gè)頻率范圍內(nèi)和測(cè)試都吻合的很好，最大偏差僅在4%以?xún)?nèi)。
圖4 仿真測(cè)試結(jié)果對(duì)比
05 總結(jié)
本文介紹了光芯片設(shè)計(jì)在電磁仿真方面面臨的三大挑戰(zhàn)，即更高的數(shù)據(jù)傳輸速率、版圖規(guī)模極大增加及復(fù)雜的多工藝場(chǎng)景。芯和半導(dǎo)體針對(duì)這些挑戰(zhàn)，推出了高效的光通信芯片電磁提取解決方案：利用IRIS/iModeler軟件，實(shí)現(xiàn)了快速高精度電磁提取，無(wú)源器件優(yōu)化建模等應(yīng)用，極大地降低了設(shè)計(jì)師的迭代次數(shù)和產(chǎn)品投放市場(chǎng)周期。
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