【導(dǎo)讀】采用低抖動(dòng)時(shí)鐘發(fā)生器AD9523為雙通道、14位、250 MSPS ADC AD9643提供時(shí)鐘，首先需要確定如何從相位噪聲過(guò)渡到抖動(dòng)。 隨后便可以利用特定的抖動(dòng)來(lái)預(yù)測(cè)ADC的SNR。 通過(guò)時(shí)鐘源的抖動(dòng)可近似預(yù)測(cè)SNR的影響， 其中影響最大的是寬帶相位噪聲。詳細(xì)內(nèi)容請(qǐng)看下文。
本文將采用低抖動(dòng)時(shí)鐘發(fā)生器AD9523為雙通道、14位、250 MSPS ADC AD9643提供時(shí)鐘。 使用這些產(chǎn)品后，常見(jiàn)的時(shí)鐘頻率為245.76 MHz，因此針對(duì)AD9523將采用30.72 MHz基準(zhǔn)電壓源(外部振蕩器)，并設(shè)置內(nèi)部寄存器，以生成AD9643的低抖動(dòng)時(shí)鐘輸出。根據(jù)時(shí)鐘輸入和相位噪聲的抖動(dòng)計(jì)算公式：
從AD9523中，復(fù)制并得到兩種條件下產(chǎn)生的相位噪聲曲線(xiàn)。第一種條件是輸出時(shí)鐘頻率為122.88 MHz，第二種條件是輸出時(shí)鐘頻率為184.32 MHz。現(xiàn)在，繼續(xù)做另一次近似推測(cè)，而這次的項(xiàng)數(shù)較為寬松。使用這兩條曲線(xiàn)中的數(shù)據(jù)執(zhí)行線(xiàn)性插值運(yùn)算，以便在輸出時(shí)鐘頻率為245.76 MHz的情況下近似得到10 MHz失調(diào)的相位噪聲。
現(xiàn)在，通過(guò)計(jì)算得到了所有必須的要素，但依然缺少最后一個(gè)公式。 需要計(jì)算此抖動(dòng)對(duì)AD9643的SNR產(chǎn)生的影響。 現(xiàn)在來(lái)看看這個(gè)公式是什么，然后代入已知數(shù)。已知時(shí)鐘頻率和rms抖動(dòng)。 從AD9643數(shù)據(jù)手冊(cè)中可以得到140 MHz模擬輸入頻率下的SNR等于71.4 dBFS。 使用公式，可以看到結(jié)果為：
相關(guān)閱讀：
提供領(lǐng)先相位噪聲性能的4 GHz PLL頻率合成器
時(shí)域時(shí)鐘抖動(dòng)分析（一）
時(shí)鐘抖動(dòng)時(shí)域分析（二）
專(zhuān)家教你如何設(shè)計(jì)高級(jí)FPGA時(shí)鐘域
