【導讀】隨著轉換器帶寬的增加，需在FPGA或ASIC中處理的數據量也變得非常龐大。必須找到一種有效的方法，處理來自轉換器的那么多數據。交錯式ADC無疑是推動接口實現更高效率的因素之一，能為系統設計人員提供多種優勢。本文就為大家講講什么是交錯式ADC？
在目前很多細分市場上，除了JESD204B標準定義外，還需多少額外帶寬？對于這個問題，更為復雜的答案始終圍繞著交錯式ADC展開。若ADC為交錯式，則兩個或兩個以上具有定義時鐘關系的ADC用來同步采樣輸入信號，并產生組合輸出信號，使得采樣帶寬為單個ADC帶寬的數倍。
交錯式ADC無疑是推動接口實現更高效率的因素之一，能為系統設計人員提供多種優勢。然而，隨著轉換器帶寬的增加，需在FPGA或ASIC中處理的數據量也變得非常龐大。必須找到一種有效的方法，處理來自轉換器的那么多數據。若采樣速率達到千兆樣本級別，那么在轉換器中繼續使用LVDS接口將是非常不實際的。因此，JESD204B是將大量數據從轉換器傳輸至FPGA或ASIC的有效途徑。
交錯式ADC具有十分廣闊的應用空間。在通信基礎設施中，存在著一種推動因素，使ADC的采樣速率不斷提高，以便在諸如DPD（數字預失真）等線性化技術中支持多頻段、多載波無線電，同時滿足更寬的帶寬要求。 在軍事和航空航天領域，采樣速率更高的ADC可讓多功能系統用于通信、電子監控和雷達等多種應用中。工業儀器儀表應用中始終需求采樣速率更高的ADC，以便精確測量速度更高的信號。
首先，工程師需要對交錯式ADC有一定的了解。利用m個ADC可讓有效采樣速率增加m倍。為簡便起見并易于理解，在本文中重點考察兩個ADC的情況。這種情況下，如果兩個ADC的每一個采樣速率均為fS且呈交錯式，則最終采樣速率為2fS。這兩個ADC必須具有時鐘相位關系，才能正確交錯。時鐘相位關系由等式1給出，其中：n是某個特定的ADC，m是ADC總數。
注意，如果已知時鐘相位關系，便可檢查樣本結構。圖1以圖形說明時鐘相位關系，以及兩個250MSPS交錯式ADC的樣本結構。
圖1 兩個交錯式250MSPS ADC – 基本原理圖
注意180°時鐘相位關系，以及樣本是如何交錯的。輸入波形也可由兩個ADC進行采樣。此時，采用經過2分頻的500MHz時鐘輸入，便可實現交錯。分頻器負責將所需的時鐘相位發送至每一個ADC。
此概念還可以另一種方式表達，如圖2所示。
圖2 兩個交錯式ADC – 時鐘與采樣
通過將這兩個250MSPS ADC以交錯方式組合，采樣速率便能增加至500MSPS。這樣可以使轉換器的奈奎斯特區從125MHz擴展到250MHz，從而工作時的可用帶寬倍增。工作帶寬的增加可以帶來很多好處。無線電系統可以增加其支持的頻段數；雷達系統可以增加空間分辨率；而測量設備可以具有更高的模擬輸入帶寬。
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